VHDL ile Yarı Çıkarıcı Tasarımı

Yarı çıkarıcı,  elde girişi olmadan ikili (binary) giriş değerlerini çıkarır. Aşağıda yarı çıkarıcı doğruluk tablosu verilmiştir. Tabloda X ve Y girişleri, D yarı çıkarıcı devre çıkışını ve B yarı toplayıcı devresi borç değerini göstermektedir.

 

dt

Doğruluk tablosundan ve Karnaugh diyagramından yararlanarak çıkış parametreleri aşağıdaki gibi bulunur.

D = X xor Y

Bout = (not X) and Y

Half_Subtractor

 

  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.all;
  3.  
  4. entity yari_cikarici is
  5. Port (
  6. in_giris_1 : in std_logic;
  7. in_giris_2 : in std_logic;
  8. out_cikis : out std_logic;
  9. out_cikis_elde : out std_logic
  10. );
  11. end yari_cikarici;
  12.  
  13. architecture Behavioral of yari_cikarici is
  14.  
  15. begin
  16.  
  17. out_cikis <= in_giris_1 xor in_giris_2;
  18. out_cikis_elde <= (not in_giris_1) and in_giris_2;
  19.  
  20. end Behavioral;

 

Yorum

  1. By volkan

    Cevapla

    • By Oğuzhan Gültekin

      Cevapla

  2. By yusuf

    Cevapla

    • By Oğuzhan Gültekin

      Cevapla

  3. By ipek sena

    Cevapla

    • By Oğuzhan Gültekin

      Cevapla

  4. By aleyna

    Cevapla

    • By Oğuzhan Gültekin

      Cevapla

  5. By Ahmet

    Cevapla

    • By Oğuzhan Gültekin

      Cevapla

      • By Ahme

        Cevapla

  6. By Serhat Özcan

    Cevapla

Bir Cevap Yazın

E-posta hesabınız yayımlanmayacak. Gerekli alanlar * ile işaretlenmişlerdir