Yazar arşivi

VHDL ile Eşlik Bit Kontrolü

  Parity (Eşlik) biti seri data iletiminde datanın doğru gönderilip gönderilmediğini anlamak için kullanılır. İkilik tabandaki bitlerin “ Tek-ODD “ yada “ Çift-EVEN “ olması durumuna göre kullanılır. Örneğin 7 bitlik bir data paketimizin bit değerlerinin toplamı tek ise “ 1 “, çift ise “ 0 “ bilgisi bu 7 bitlik data paketimize eklenerek data

VHDL ile 4 Bitlik Aritmetik Mantık Birimi(ALU) Tasarımı

  Mikroişlemcilerin en önemli kısımlarından biri olan ALU, kaydediciler(registerler) üzerinde toplama, çıkarma, karşılaştırma, kaydırma, döndürme işlemlerini yaparlar. Kısacası mantıksal ve matematiksel işlemler ALU tarafından gerçekleştirilir. Aritmetik Mantık Biriminin yapacağı mantıksal ya da aritmetiksel işlemler ALU_MOD girişi adını verdiğimiz girişten dijital olarak uyguladığımız 3 bitlik data ile seçilecektir. Tüm modları ve diğer durumları kapsayacak 4 bitlik

VHDL ile Dört Bit Toplayıcı ve Çıkarıcı Tasarımı

Tam toplayıcı 3 bitlik girişlerin toplamını veren mantıksal devredir. Girişlere göre aşağıda ki doğruluk tablosu elde edilir, Tam çıkarıcı, borç girişi olan yarı çıkarıcı devredir. 4 bitlik Tam Toplayıcı ve Tam Çıkarıcı devre eldenin bir sonraki girişe toplam olarak verildiği devredir. Devrenin toplayıcı ya da çıkarıcı devre olacağını girişten dijital olarak verdiğimiz sinyal belirlemektedir. E

VHDL ile Yarı Çıkarıcı Tasarımı

Yarı çıkarıcı,  elde girişi olmadan ikili (binary) giriş değerlerini çıkarır. Aşağıda yarı çıkarıcı doğruluk tablosu verilmiştir. Tabloda X ve Y girişleri, D yarı çıkarıcı devre çıkışını ve B yarı toplayıcı devresi borç değerini göstermektedir.   Doğruluk tablosundan ve Karnaugh diyagramından yararlanarak çıkış parametreleri aşağıdaki gibi bulunur. D = X xor Y Bout = (not X)